CSV-Verilog Maker II

#wire_oという命令を追加しました。
#wireでは、

assign ccc =(((aaa == 32'h800) && (bbb == 1'b0)) ? (add) : 8'h0) || (((aaa == 32'h800) && (bbb == 1'b1)) ? (ddd) : 8'h0); 

といった様にand-orで継続代入する信号を合成しますが、

今回追加した
#wire_oで定義すると、

assign ccc = ((cs) ? data : (((aaa == 32'h800) && (bbb == 1'b0)) ? add :  (((aaa == 32'h800) && (bbb == 1'b1))  ? ddd  : 32'h0))); 

といったようにif - else ifの条件で継続代入する信号を合成します。